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時序分析是FPGA設計週期的一個關鍵方面，精確的約束設計可確保滿足時序要求。SDC on-RTL 功能可作為 Intel Quartus Prime Pro 軟體的一部分提供，該軟體允許您直接對 RTL 設計中定義的分層針腳施加約束。在本影片中，我將介紹 RTL 河畔 SDC 的基本知識，以及將其納入新設計的好處。