簡介
Intel® Arria® 10 FPGA SDI II 參考設計展示了使用外部壓控晶體振盪器 （VCXO） 的多速率（高達 12G-SDI）直通視訊資料。該設計使用關鍵的視訊和影像處理套件（VIP）Intel FPGA IP核心，例如計時影片輸入 II（CVI II）Intel FPGA IP、計時影片輸出 II（CVO II）Intel FPGA IP、幀緩衝器 II （VFB II） Intel FPGA IP，以及用於直通的切換器 II Intel FPGA IP。
IP 核心數
(47)
| IP 核心 | IP 核心類別 |
|---|---|
| Top level generated instrumentation fabric | Debug & Performance |
| Altera Arria 10 XCVR Reset Sequencer | Other |
| Nios II Gen2 Processor | NiosII |
| Nios II Gen2 Processor Unit | NiosII |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| Arria 10 External Memory Interfaces | ExternalMemoryInterfaces |
| EMIF Core Component for 20nm Families | ExternalMemoryInterfaces |
| EMIF Error Correction Code (ECC) Component | Internal Components |
| EMIF Error Correction Code (ECC) Component for Arria 10 | Internal Components |
| Arria 10 External Memory Interfaces Debug Component | ExternalMemoryInterfaces |
| alt_mem_if JTAG to Avalon Master Bridge | BridgesAndAdaptors |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| JTAG UART | ConfigurationProgramming |
| System ID Peripheral | Other |
| Clocked Video Input II (4K Ready) | AudioVideo |
| Video and Image Processing Suite | Other |
| Clocked Video Output II (4K Ready) | AudioVideo |
| Video Input Bridge | AudioVideo |
| alt_vip_cvo_core | AudioVideo |
| Switch II (4K Ready) | Video and Image Processing |
| Frame Buffer II (4K Ready) | AudioVideo |
| Interval Timer | Peripherals |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| IRQ Mapper | QsysInterconnect |
| IRQ Clock Crosser | QsysInterconnect |
| ALTCLKCTRL | ClocksPLLsResets |
| Arria 10 Transceiver Native PHY | TransceiverPHY |
| Transceiver PHY Reset Controller | TransceiverPHY |
| SDI II | TransceiverPHY |
| Arria 10 FPLL | ClocksPLLsResets |
| Altera IOPLL | ClocksPLLsResets |
詳細說明
在 Quartus Prime 軟體 GUI（版本 14.1 及更高版本）中準備設計範本
注： 下載設計範例後，必須準備設計範本。您下載的檔為 <project>.par 檔的形式，其中包含設計檔的壓縮版本（類似于 .qar 檔）和描述專案的中繼資料。這些資訊的組合構成了一個<專案>.par檔。在 16.0 或更高版本中，您只需按兩下 <project>.par 檔，Quartus 就會啟動該專案。
啟動專案範本的第二種方法是通過新建專案嚮導（檔 ->新建專案嚮導）。在第一個面板上輸入專案名稱和資料夾後，第二個面板將要求您指定一個空的專案或專案範本。選擇專案範本。您將看到您之前載入的設計範本專案清單，以及包含各種開發工具組的引腳排列和設置的各種「基線引腳排列設計」。如果您沒有在清單中看到您的設計範本，請按一下下面圈出的「安裝設計範本」連結：
流覽到您下載的 <project>.par 檔，按一下下一步，然後按一下完成，您的設計範本將安裝並顯示在 Quartus 的「專案導航器」窗格中。
注意：當設計作為設計範本存儲在設計商店中時，之前已針對所述版本的 Quartus 軟體進行迴歸測試。回歸可確保設計範本通過 Quartus 設計流程中的分析/合成/裝配/裝配步驟。
在 Quartus Prime 軟體命令列中準備設計範本
在命令列中，鍵入以下命令：
quartus_sh --platform_install -package <project directory>/<project>.par
完成此過程後，鍵入：
quartus_sh --平臺名稱 <專案>
注意：
* ACDS版本：19.2.0專業版