簡介
此參考設計描述了具有 IEEE 1588v2 功能的可擴充 10G 乙太網路設計,該設計演示了低延遲乙太網路 10G MAC Intel® FPGA IP 和針對 Intel Arria 10 FPGA SI 開發工具組Intel Arria® 10 FPGA 1G/10G 原生 PHY 功能以及 10GBASE-R 1588 軟 FIFO 模組的乙太網路操作。它提供了靈活的測試和演示平臺,使用者可以在該平臺上控制、測試和監視 TX 和 RX 資料路徑上的乙太網操作。
IP 核心數
(28)
IP 核心 | IP 核心類別 |
---|---|
altera_jtag_avalon_master | QsysInterconnect |
Avalon-ST Bytes to Packets Converter | QsysInterconnect |
Avalon-ST Channel Adapter | QsysInterconnect |
Avalon-ST Single Clock FIFO | QsysInterconnect |
Avalon-ST JTAG Interface | QsysInterconnect |
Avalon-ST Packets to Bytes Converter | QsysInterconnect |
Reset Controller | QsysInterconnect |
Avalon-ST Timing Adapter | QsysInterconnect |
Avalon Packets to Transaction Converter | QsysInterconnect |
Avalon-MM Slave Translator | QsysInterconnect |
Avalon-MM Master Translator | QsysInterconnect |
Avalon-MM Clock Crossing Bridge | QsysInterconnect |
MM Interconnect | QsysInterconnect |
Avalon-ST Adapter | QsysInterconnect |
Avalon-ST Error Adapter | QsysInterconnect |
Memory-Mapped Demultiplexer | QsysInterconnect |
Memory-Mapped Multiplexer | QsysInterconnect |
Avalon-MM Slave Agent | QsysInterconnect |
Avalon-MM Master Agent | QsysInterconnect |
Memory-Mapped Router | QsysInterconnect |
Memory-Mapped Traffic Limiter | QsysInterconnect |
Low Latency Ethernet 10G MAC | Ethernet |
Arria 10 Transceiver Native PHY | TransceiverPHY |
Transceiver PHY Reset Controller | TransceiverPHY |
Altera IOPLL | ClocksPLLsResets |
Arria 10 Transceiver ATX PLL | TransceiverPLL |
Altera Arria 10 XCVR Reset Sequencer | Other |
Altera In-System Sources & Probes | SimulationDebugVerification |
詳細說明
在 Quartus Prime 軟體 GUI(版本 14.1 及更高版本)中準備設計範本
注: 下載設計範例後,必須準備設計範本。您下載的檔為 <project>.par 檔的形式,其中包含設計檔的壓縮版本(類似于 .qar 檔)和描述專案的中繼資料。這些資訊的組合構成了一個<專案>.par檔。在 16.0 或更高版本中,您只需按兩下 <project>.par 檔,Quartus 就會啟動該專案。
啟動專案範本的第二種方法是通過新建專案嚮導(檔 ->新建專案嚮導)。在第一個面板上輸入專案名稱和資料夾後,第二個面板將要求您指定一個空的專案或專案範本。選擇專案範本。您將看到您之前載入的設計範本專案清單,以及包含各種開發工具組的引腳排列和設置的各種「基線引腳排列設計」。如果您沒有在清單中看到您的設計範本,請按一下下面圈出的「安裝設計範本」連結:
流覽到您下載的 <project>.par 檔,按一下下一步,然後按一下完成,您的設計範本將安裝並顯示在 Quartus 的「專案導航器」窗格中。
注意:當設計作為設計範本存儲在設計商店中時,之前已針對所述版本的 Quartus 軟體進行迴歸測試。回歸可確保設計範本通過 Quartus 設計流程中的分析/合成/裝配/裝配步驟。
在 Quartus Prime 軟體命令列中準備設計範本
在命令列中,鍵入以下命令:
quartus_sh --platform_install -package <project directory>/<project>.par
完成此過程後,鍵入:
quartus_sh --平臺名稱 <專案>
注意:
* ACDS版本:16.1.0標準版