Verilog HDL：1x64 Shift Register

這個範例說明 Verilog HDL 中單位寬 64 位的輪班收銀機。合成工具會偵測輪班暫存器群組，並根據目標裝置架構推斷altshift_taps兆功能。

1x64 輪班收銀機頂層圖表

圖 1。1 x 64 班次收銀機頂層圖表。

下載此範例中使用的檔案：

此設計之使用受 Intel® 設計範例授權合約的條款與細則約束，並受其約束。

表 1 列出埠，並給出每個埠的描述。

表 1。1x64 Shift Register Port 清單

埠名稱 類型 說明
時鐘 輸入 時鐘
轉變 輸入 移位啟用輸入
sr_in 輸入 移位收款器輸入
sr_out 輸出 移位收款器輸入
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