適用于國家機器的 Verilog HDL 範本

此頁面包含 Verilog HDL 中的狀態機器設計範例。狀態機器是一種循序電路，可在多種狀態中進步。範例提供 HDL 代碼，以執行下列類型的狀態機器：

4 狀態餐食狀態機器

Mealy 狀態機器的輸出取決於輸入和目前狀態。當輸入變更時，輸出會更新，無需等待頻率邊緣。

4 州摩爾州機器

摩爾狀態機器的輸出僅取決於目前狀態。輸出僅在狀態改變（在頻率邊緣）時才會寫入。

安全狀態機器

此範例使用syn_encoding合成屬性值安全，指定軟體應插入額外的邏輯來偵測非法狀態並迫使狀態機器轉換至重設狀態。

使用者編碼狀態機器

此範例使用syn_encoding合成屬性值使用者指示軟體使用 Verilog HDL 原始碼中定義的價值來編碼每個狀態。透過改變狀態常數的值，您可以變更狀態機器的編碼。

下載此範例中使用的檔案：

每次 zip 下載都包含適用于國家機器的 Verilog HDL 檔案及其頂層區塊圖。

此設計之使用受 Intel® 設計範例授權協定的條款與細則約束，並受其約束。

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