文章 ID: 000074685 內容類型: 疑難排解 最近查看日期: 2017 年 10 月 20 日

使用 Verilog 模擬Cyclone 10 LP PLL IP 是否有已知問題？

環境

  • Intel® Quartus® Prime Standard Edition 軟體
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Standard Edition 軟體版本 17.0 的問題，使用 Verilog 進行模擬時，Cyclone® 10 LP 裝置的 PLL 模擬模型並未立即進行。此問題在使用 VHDL 模擬 10 LP PLL IP Cyclone時不適用。

    解決方法

    若要解決此問題，請在 Intel Quartus Prime Standard 版本 17.0 上方安裝修補程式，並依照指示在模擬執行腳本中新增額外步驟。

    如果！[檔案是間接verilog_libs]{
    檔 mkdir verilog_libs
    }

    vlib verilog_libs/altera_mf_ver
    vmap altera_mf_ver ./verilog_libs/altera_mf_ver
    vlog-vlog01compat -工作altera_mf_ver {c：/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v®

     

    quartus-17.0std-0.12std-windows.exe

    quartus-17.0std-0.12std-linux.執行

    quartus-17.0std-0.12std-readme.txt

     


    此問題從 Intel Quartus Prime 標準版軟體版本 18.0 開始修復

     

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