在執行 DDR、DDR2 和 DDR3 SDRAM 高效能控制器 II IP 的功能模擬時,VCS 會產生此警告。
出現此警告是因為代碼將 4 位匯流排的 1 位 LSB 連接到 2 位輸入,因此clk_reset scan_din輸入中的第 2 位無法運算。 等級的序列器在mem_clks上不使用掃描鏈,這對非平級設計 (即 DDR2) 無關,因為它也不使用掃描鏈。因此,可以安全地忽略此訊息。
警告-[PCWM-W] 埠連接寬度不匹配 <path_name>/SdramController_PLL_Master_phy_alt_mem_phy.v,1395「clk」。以下 1 位表達方式連接到模組「SdramController_PLL_Master_phy_alt_mem_phy_clk_reset」的 2 位埠「scan_din」,例如「clk」表情:scan_din[0] 使用 lint=PCWM 以獲得詳細資訊