文章 ID: 000076022 內容類型: 疑難排解 最近查看日期: 2013 年 11 月 24 日

在執行 DDR、DDR2 和 DDR3 SDRAM 高效能控制器 II IP 的功能模擬時,VCS 會產生此警告。 出現此警告是因為代碼將 4 位匯流排的 1 位 LSB 連接到 2 位輸入

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

在執行 DDR、DDR2 和 DDR3 SDRAM 高效能控制器 II IP 的功能模擬時,VCS 會產生此警告。

 

出現此警告是因為代碼將 4 位匯流排的 1 位 LSB 連接到 2 位輸入,因此clk_reset scan_din輸入中的第 2 位無法運算。 等級的序列器在mem_clks上不使用掃描鏈,這對非平級設計 (即 DDR2) 無關,因為它也不使用掃描鏈。因此,可以安全地忽略此訊息。

 

警告-[PCWM-W] 埠連接寬度不匹配 &ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v,1395「clk」。以下 1 位表達方式連接到模組「SdramController_PLL_Master_phy_alt_mem_phy_clk_reset」的 2 位埠「scan_din」,例如「clk」表情:scan_din[0] 使用 lint=PCWM 以獲得詳細資訊

相關產品

本文章適用於 3 產品

顯示全部

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。