文章 ID: 000076534 內容類型: 疑難排解 最近查看日期: 2020 年 10 月 16 日

為什麼在 RX Simplex 模式下使用 JESD204C Intel® FPGA IP編譯 Intel® Stratix® 10 FPGA或 Intel Agilex® 7 設計時，會看到大量與 RAM 區塊被合成掉相關的警告？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    使用 RX Simplex 模式下的 JESD204C Intel® FPGA IP針對 10 個具有 E-Tile 收發器的裝置或使用 Intel® Quartus® Prime Pro Edition 軟體版本 19.2 及更高版本Intel Agilex® 7裝置Intel® Stratix®編譯設計時，您可能會看到如下所示的警告。

    以下警告與信號 rx_eb_data_soemb_out_w_w[L-1：0] 和 rx_eb_data_somb_out_w_w[L-1：0] 有關，可以安全地忽略，因為每個警告中只有位 [0] 將用作傳輸層的輸入。

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    以下警告與同步標頭配置為 CRC-12 時j204c_rx_cmd_data [18：7] 的信號相關。

    但是，可以安全地忽略這些，因為CRC-12配置僅使用較低的7位（因此，將合成12個信號）。

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    解決方法

    這些警告訊息是意料之中的，可以安全地忽略。

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