當您綁定位於頂部和底部邊緣的兩個 DDR3 硬記憶體控制器 (HMC) 並將 pll_afi_half_clk 用作 MPFE 埠的時鐘時,您可能會在 bonding_in_* 和 bonding_out_* 路徑之間發生核心設置時序衝突。
雖然 MPFE 頻率最多可以執行硬記憶體控制器頻率的一半,但最大 MPFE 頻率頻率取決於核心結構的效能。從 bonding_out_* 到 bonding_in_* 的路徑通過核心結構進行路由,並且太長,從而導致時序衝突。
降低 MPFE 頻率以實現時序收斂,並增加 MPFE 埠的資料寬度以保持記憶體介面上的相同頻寬。