由於 Quartus® II 軟體版本 14.1 的已知問題,外部 PLL 模式下的 Soft LVDS RX Intel® FPGA IP可能無法在 10 個裝置Intel® MAX®正確運作。
這是因為 Intel MAX 10 FPGA 軟 LVDS Intel FPGA IP缺少rx_syncclock和 rx_readclock埠 ,這將導致 rx_out 平行資料顯示卡住資料。
若要解決這個問題,請將軟 LVDS RX Intel FPGA IP變更為內部 PLL 模式。
此問題排定在Intel Quartus軟體日後發佈時解決。