描述
在 Cyclone® V 或 Arria® V SoC FPGA中，RGMII 傳輸計時參數 Td（TX_CLK至 TXD/TX_CTL輸出資料延遲）指定為 -0.85 至 0.15 ns，超出業界標準的規格。在降低 Gigabit 媒體獨立介面規格（版本 2.0）中，對 Td 定義相同的 TskewT（資料到頻率輸出偏斜）定義為-500ps 至 500ps。違反計時規定會導致 HPS EMAC RGMII 介面與部分供應商 PHY 之間的互連問題。
解決方法
我們建議選擇具有調整輸入時間能力的實體層。例如，選擇 Realtek\s RTL8212 序列實體層，它提供 TXDLY / RXDLY 針腳以調整其輸入 / 輸出頻率延遲;選擇 Micrel\'s KSZ9021 序列實體層，它提供 RGMII Pad 刺刀寄存器，以調整訊號\'在 0.12ns 的步驟中偏斜。這兩者都意味著在訊號上增加額外的延遲，以補償輸出偏差，從而消除客戶主機板的計時錯誤。
若要選擇那些沒有調整時間能力的 PHY，RGMII 介面應套用額外的膠水邏輯、將外部 HPS EMAC RGMII 訊號路由至FPGA端，或在內部橋接 HPS EMAC GMII 以FPGA。
若要選擇那些沒有調整時間能力的 PHY，RGMII 介面應套用額外的膠水邏輯、將外部 HPS EMAC RGMII 訊號路由至FPGA端，或在內部橋接 HPS EMAC GMII 以FPGA。