描述
如果在 Stratix® V GX 裝置上，將高精度（十進位位置的數量）收發器重新擷取和資料速率輸入收發器 PHY 參數編輯器，您可能會看到下列錯誤。
錯誤：ATX PLL 參數「output_clock_frequency」設定為非法值
錯誤的原因是 Quartus® II 軟體版本 12.1sp1 和更早版本的合法性檢查不正確。
解決方法
為了解決此問題，您可以降低收發器 PHY 參數編輯器中重新擷取和資料速率的精確度。收發器 Tx PLL 和 CDR 的頻寬將支援您的實際需求。
這個問題將在未來的 Quartus II 軟體版本中解決。