由於適用于 PCIe* 設計範例 18.1 的 Intel® Stratix® 10 Avalon®-ST 硬 IP 的問題,當「產生 HDL 格式」選項設為 VHDL 時,您可能會觀察到此錯誤。
若要在 Intel® Quartus® Prime Pro Edition 軟體版本 18.1 中解決這個問題,請將「產生 HDL 格式」選項設為 Verilog。此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 19.1 開始修復
由於適用于 PCIe* 設計範例 18.1 的 Intel® Stratix® 10 Avalon®-ST 硬 IP 的問題,當「產生 HDL 格式」選項設為 VHDL 時,您可能會觀察到此錯誤。
若要在 Intel® Quartus® Prime Pro Edition 軟體版本 18.1 中解決這個問題,請將「產生 HDL 格式」選項設為 Verilog。此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 19.1 開始修復
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