重大問題
此問題影響到 DDR2 和 DDR3 產品。
對於Arria V 和 Cyclone V 裝置,您必須修改結果 如果您想要結合頂部的硬介面,RTL 代碼 底部有一個裝置。
此問題的解決方法如下:
I/O 針腳 pll_ref_clk
無法兩者相容
上下 PLL;因此,必須路由
I/O 透過 GCLK 網路,以及兩個 PLL 的扇出。
在您的 RTL 檔案中新增下列行列:
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
將輸入訊號 pll_ref_clk
替換在您的 hmi0
和 hmi1
即時
與 . . global_pll_ref_clk
此問題將在未來的版本中解決。