文章 ID: 000080941 內容類型: 疑難排解 最近查看日期: 2016 年 01 月 26 日

為什麼在Arria V GX/GT/SX/ST 和 Cyclone V E/GX/GT/GT/SE/SX/ST 裝置上使用 DDR2、DDR3/DDR3L 和 LPDDR2 UniPHY IP 時,會看到隨機讀取錯誤?

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在極少數情況下,在 DQSIN 上升邊緣附近發生有問題的代碼詞轉換和 DQSEN 擷取,可能會造成種族狀況,導致 DQS 失真和/或故障,導致鏈條延遲輸出,導致隨機讀取錯誤。根據所使用的 Quartus® II 軟體版本,查看下表,瞭解受影響的使用案例。:

    裝置記憶體控制器位置記憶體介面類別型頻率 (MHz)v13.0sp1.dp5 之前的 Quartus IIQuartus II v13.0sp1.dp5 至 v14.0.2Quartus II v14.1 或更高版本
    Cyclone® V 與 Cyclone V SoCHpsDDR2 與 DDR3f 對 DQS Glitch 敏感未受影響未受影響
    LPDDR2f 未受影響
    FPGALPDDR2f 未受影響
    DDR2 與 DDR3f < 250未受影響
    250 對 DQS Glitch 敏感
    Arria® V 與 Arria V SoCHpsDDR2 與 DDR3f < 450對 DQS Glitch 敏感未受影響未受影響
    f >= 450對 DQS Glitch 敏感
    LPDDR2f 未受影響
    FPGALPDDR2f 未受影響
    DDR2 與 DDR3f < 250未受影響
    f >= 250對 DQS Glitch 敏感

     

    解決方法

    此問題在 Quartus II 軟體版本 13.0sp1 中部分修正,並在 14.1 版及更新版本中透過繞過 DQS 延遲鏈完全解決。再生 EMIF IP,並以 Quartus II 版本 14.1 或更高版本重新相容設計。如需使用 Cyclone V 和 Cylcone V SOC 的設計,以及無法升級至 Quartus II 版本 14.1 的客戶,請使用 mySupport 與Altera聯絡。

    若使用 Arria V 裝置進行設計,請參閱下列連結:
    HTTPs://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html

    相關 Quartus II 軟體版本的修補程式可從下列連結中取得:

    Quartus II 13.0SP1:

      Quartus II 13.1.4:

        Quartus II 14.0.2:

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