在極少數情況下,在 DQSIN 上升邊緣附近發生有問題的代碼詞轉換和 DQSEN 擷取,可能會造成種族狀況,導致 DQS 失真和/或故障,導致鏈條延遲輸出,導致隨機讀取錯誤。根據所使用的 Quartus® II 軟體版本,查看下表,瞭解受影響的使用案例。:
裝置 | 記憶體控制器位置 | 記憶體介面類別型 | 頻率 (MHz) | v13.0sp1.dp5 之前的 Quartus II | Quartus II v13.0sp1.dp5 至 v14.0.2 | Quartus II v14.1 或更高版本 |
Cyclone® V 與 Cyclone V SoC | Hps | DDR2 與 DDR3 | f | 對 DQS Glitch 敏感 | 未受影響 | 未受影響 |
LPDDR2 | f | 未受影響 | ||||
FPGA | LPDDR2 | f | 未受影響 | |||
DDR2 與 DDR3 | f < 250 | 未受影響 | ||||
250 | 對 DQS Glitch 敏感 | |||||
Arria® V 與 Arria V SoC | Hps | DDR2 與 DDR3 | f < 450 | 對 DQS Glitch 敏感 | 未受影響 | 未受影響 |
f >= 450 | 對 DQS Glitch 敏感 | |||||
LPDDR2 | f | 未受影響 | ||||
FPGA | LPDDR2 | f | 未受影響 | |||
DDR2 與 DDR3 | f < 250 | 未受影響 | ||||
f >= 250 | 對 DQS Glitch 敏感 |
此問題在 Quartus II 軟體版本 13.0sp1 中部分修正,並在 14.1 版及更新版本中透過繞過 DQS 延遲鏈完全解決。再生 EMIF IP,並以 Quartus II 版本 14.1 或更高版本重新相容設計。如需使用 Cyclone V 和 Cylcone V SOC 的設計,以及無法升級至 Quartus II 版本 14.1 的客戶,請使用 mySupport 與Altera聯絡。
若使用 Arria V 裝置進行設計,請參閱下列連結:
HTTPs://www.altera.com/support/support-resources/knowledge-base/solutions/rd06222015_999.html
相關 Quartus II 軟體版本的修補程式可從下列連結中取得:
Quartus II 13.0SP1:
Quartus II 13.1.4:
Quartus II 14.0.2: