在模擬使用Altera設計時® 記憶體控制器 IPs 透過 Quartus 中的 nativelink® 適用于Stratix的 II 軟體版本 8.0 和更早版本® II GX 裝置,您在 Modelsim 中會出現以下錯誤
# ** 錯誤:(vsim-3033) 設計/_phy_alt_mem_phy_sii.v:「stratixii_io」的即時化失敗。找不到設計單元。
之所以發生錯誤,是因為模擬網路清單是使用Stratix II 裝置產生,但所選產品是Stratix II GX,當產品選擇為 II GX Stratix時,原生連結不包括Stratix II atom 模擬資料庫。
若要解決此問題:
1. 在 Quartus II TCL 主控台執行下列 TCL 命令 (檢視 -> Utility Windows -> TCL 主控台),或將命令包含在您的專案的 QSF 檔案中:
針對 Verilog 設計:
set_global_assignment───名稱 EDA_DESIGN_EXTRA_ALTERA_SIM_LIB-section_id eda_simulation stratixii_ver
針對 VHDL 設計:
set_global_assignment-姓名 EDA_DESIGN_EXTRA_ALTERA_SIM_LIB-section_id eda_simulation stratixii
2. 執行 TCL 指令後,執行原生連結模擬。模擬不會發生錯誤。
此問題將在 Quartus II 軟體的未來版本中解決。