文章 ID: 000081679 內容類型: 疑難排解 最近查看日期: 2015 年 08 月 25 日

為什麼我無法將基於 DDR3 UniPHY 的控制器放置在 Cyclone® V 或 Arria® V SoC 裝置的第 1 或第 2 象限?

環境

  • Intel® Quartus® II 訂閱版
  • 搭載 UniPHY Intel® FPGA IP 的 DDR3 SDRAM 控制器
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果您嘗試將基於 DDR3 UniPHY 的控制器放在象限 1 或 2,您將收到以下錯誤。

    錯誤 (175020):PLL 輸出計數器對區域 (0, 31) 到 (0, 81) 的非法約束:區域中沒有有效位置
    錯誤 (177013):無法從 PLL 輸出計數器輸出路由到目標雙區域時鐘驅動程式,因為目標位於錯誤的區域

    基於 UniPHY 的控制器對 pll_afi_clk、pll_addr_cmd_clk pll_config_clk信號使用雙區域時鐘。這是為了允許介面跨越設備的整個端。

    Cyclone® V SoC 和 Arria® V SoC 裝置的某些象限沒有雙區域時鐘。

    解決方法

    可以將基於 DDR3 UniPHY 的控制器放在象限 1 或 2 中。必須確保在 QSF 檔中,DDR3 控制器使用區域時鐘分配,而不是雙區域時鐘分配。

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