如果您嘗試將基於 DDR3 UniPHY 的控制器放在象限 1 或 2,您將收到以下錯誤。
錯誤 (175020):PLL 輸出計數器對區域 (0, 31) 到 (0, 81) 的非法約束:區域中沒有有效位置
錯誤 (177013):無法從 PLL 輸出計數器輸出路由到目標雙區域時鐘驅動程式,因為目標位於錯誤的區域
基於 UniPHY 的控制器對 pll_afi_clk、pll_addr_cmd_clk 和 pll_config_clk信號使用雙區域時鐘。這是為了允許介面跨越設備的整個端。
Cyclone® V SoC 和 Arria® V SoC 裝置的某些象限沒有雙區域時鐘。
可以將基於 DDR3 UniPHY 的控制器放在象限 1 或 2 中。必須確保在 QSF 檔中,DDR3 控制器使用區域時鐘分配,而不是雙區域時鐘分配。