如果您嘗試使用 UniPHY 控制器 IP 實作 DDR3L SDRAM 介面,可能會發生此錯誤。DDR3L SDRAM 介面採用 SSTL-1.35V I/O 標準,oct_rzq針腳也需要 SSTL-1.35V I/O 標準。
錯誤(169026):針腳oct_rzqin與 I/O 銀行 {bank\不相容。它使用 I/O 標準 SSTL-135,其 VCCIO 需求為 1.35V。 此要求與銀行的 VCCIO 設定或其他使用 VCCIO 2.5V 在銀行中的輸出或雙向針腳不相容。
在您的專案 QSF 檔案中手動進行下列作業:
set_instance_assignment───IO_STANDARD───oct_rzqin