文章 ID: 000083301 內容類型: 錯誤訊息 最近查看日期: 2012 年 09 月 11 日

錯誤 (10231):Verilog HDL 錯誤 <variation_name>_memphy_top.v(305):無法將價值分配給輸入「pll_mem_clk」</variation_name>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

在 Quartus® II 軟體版本 9.1、9.1 SP1 和 SP2 中,檔案_memphy_top.v 當產生未選取的「主機支援 PLL/DLL 分享」選項的完整速率 UniPHY QDRII 介面時,會發生問題。

 

解決方法是進行這些變更。 然後重新相容。

 

1. 在檔案中,_memphy_top.v comment 排出此行。

 

指派pll_mem_clk = pll_afi_clk;

 

2. 在檔_example_top.v 中,即時為

 

mem_if (

......

  .pll_mem_clk(pll_mem_clk)

 ....

)

 

變更此行至

 

   .pll_mem_clk(pll_afi_clk)

 

重新相容專案。

 

如果您重新產生 IP,請記得重複這些變更。這個問題預計將在後續版本的 Quartus II 軟體中解決。

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