當您使用 Quartus® II 軟體 v12.1sp1 FIFO 參數編輯器產生 DCFIFO 並讓同步電路將 aclr 訊號同步到 rclk 或 wclk 時 ,請檢查選項「將電路加入同步化到'aclr'輸入到'wrclk'/'rdclk'「, 您可能會看到從 aclr 到同步化收銀機的復原和移除計時路徑,這些程式應該會安全地切斷。
在 sdc 檔案中加入下列 sdc 命令,以手動方式切斷相關計時路徑:
set_false_path──從 [get_registers <aclr 註冊名>] 到 [get_registers <非同步註冊器名稱>]