文章 ID: 000085325 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼 DDR SDRAM 和 DDR2 SDRAM 高效能控制器 I 所產生的 DQS 和 DQSn 訊號,用於寫入操作時,寫入突增末尾有額外的脈衝?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

AFI 型 DDR 和 DDR2 SDRAM 高效能控制器 I (HPC I) 有問題,導致 DQS 和 DQSn 訊號在寫入突增後產生額外的脈衝,如下圖 1 所示。

Figure 1

此問題影響到使用半速率 DDR 和 DDR2 SDRAM HPC I Stratix® IV、Stratix III 和 Arria® II GX 裝置的設計。全速率模式下搭載 AFI 的 DDR 與 DDR2 SDRAM HPC 不受影響。

如果您使用的是 DM 針腳,此問題不會對您的系統造成任何功能問題。由於額外的脈衝是在寫入突增後產生,額外的脈衝不會導致錯誤的資料寫入 SDRAM,因為控制器在寫入突增後會高高固定 DM 針腳。

DDR 和 DDR2 SDRAM HPC II 不受此問題影響。

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