Intel® Quartus® Prime Standard edition 軟體可能會在編譯期間發出此警告訊息,因為您在Intel® MAX® 10 裝置中使用 LVDS 接收器,並限制 Synopsys Design Constraint (SDC) 檔案中的輸入針腳的設定和固定時間。這是因為當 PLL 設定為為 LVDS 設計採購同步或 ZDB 模式時,編譯期間會自動使用最佳延遲鏈設定,但是對於 LVDS 接收輸入的設定和固定時間限制卻置之不理。發出警告以通知使用者是否受到忽略的限制。
儘管在編譯過程中,SDC 中 LVDS 接收器輸入的設定與持有時間限制受到忽略,計時分析器在編譯後會使用它們進行計時分析。
您可以安全地忽略此警告訊息。