文章 ID: 000086819 內容類型: 疑難排解 最近查看日期: 2021 年 06 月 10 日

為什麼在使用 Intel® Stratix® 10 DDR4 EMIF IP 時,時序分析器頻率報告中報告不受約束的頻率?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當 PLL 參考頻率在多個 10 個 EMIF IP 之間共用時,時序分析器頻率報告中可能會報告不受約束Intel® Stratix®頻率,因為 PLL 參考頻率線被路由到 I/O 列中未使用的 PLL,而 Fitter 將這些 PLL 識別為時鐘資源。

    例如,您可能會看到類似的不受約束的時鐘消息,如下所示。

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ;基地;無拘無束 ;

    解決方法

    您可以安全地忽略這些不受約束的時鐘,因為它們未在設計中使用。

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