由於 Intel® Quartus® Prime 軟體版本 16.0 及更新版本的問題,當您為您的設計套用FAST_INPUT_REGISTER、FAST_OUTPUT_REGISTER或FAST_OUTPUT_ENABLE_REGISTER作業時,可能會看到此錯誤。原因在於處理derive_pll_clocks限制。
為了避免錯誤,請按照以下步驟操作。
1:評論使用者 SDC 檔案的任何「derive_pll_clocks」限制
2:執行quartus_fit -計畫
3:不評論使用者 SDC 檔案的任何「derive_pll_clocks」限制
4:quartus_sta -s 執行
4.1:執行project_open
4.2:執行create_timing_netlist-已規劃快照(或-post_map若採用標準版)
4.3:read_sdc執行
4.4 執行 write_sdc -擴充.sdc
4.5 結束
5:從步驟 4 編輯 expand.sdc,移除所有set_clock_uncertainly限制
6:編輯 QSF 檔案,然後用擴充的.sdc 替換原始 SDC。sdc 步驟 5
7:再次執行quartus_fit
這個問題已修復在 18.1 版的 Intel® Quartus® Prime Pro 版軟體中。