文章 ID: 000086884 內容類型: 疑難排解 最近查看日期: 2019 年 09 月 12 日

為什麼 PHY Lite 針對平行介面Intel® Arria® 10 FPGA IP 所產生的頻率與使用者輸入頻率不同？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • Intel® Quartus® Prime Standard Edition 軟體
  • 適用於並列介面 Intel® Arria® 10 FPGA IP 的 PHY Lite
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 19.1 和 Intel® Quartus® Prime 標準版軟體版本 18.1 更新 1 的問題，您可能會發現，平行介面的 PHY Lite Intel® Arria® 10 FPGA IP 所產生的介面頻率、PLL 參考頻率頻率和 VCO 頻率頻率與使用者輸入頻率不同。當您執行 RTL 模擬時，您會發現使用的頻率是使用者輸入頻率，而不是編譯報告中的頻率。

    例如，

    解決方法

    為了避免 RTL 模擬中的四捨五入錯誤，頻率會四捨五入到最接近的偶數，使每個頻率邊緣在模擬期間對齊。然而，在真正的硬體中，頻率將會是編譯報告中的頻率。

    相關產品

    本文章適用於 1 產品

    顯示全部

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。