文章 ID: 000087360 內容類型: 疑難排解 最近查看日期: 2018 年 07 月 09 日

為什麼 Stratix® 10 PCIe* IP 核心在根埠模式下使用時會推斷為閂鎖?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於 PCI Express* 的 Avalon-MM Intel® Stratix® 10 硬 IP
  • 適用於 PCI Express* 的 Avalon-ST Intel® Stratix® 10 硬 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在根埠模式下使用 Stratix® 10 PCIe* IP 核心時,在分析和合成期間將報告以下推斷的閂鎖警告:

    警告 (13228):Verilog HDL 或 altera_pcie_s10_rp_reg.sv(368) 處的 VHDL 警告:推斷為淨eop_cycles的鎖存[3]

    此問題已被確認為錯誤。

    解決方法

    此問題沒有解決方法。

    此問題已從 Quartus® Prime Pro Edition 軟體版本 18.1 開始修復

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