描述
由於 FPGA Download Cable II（以前稱為 USB Blaster II 下載電纜）的自動調整頻率功能，頻率 （TCK） 在每個電源迴圈后都設置為 24 MHz，但 Agilex™ DDR4 FPGA IP 示例設計將 JTAG 頻率 （TCK） 限制為 16 MHz，導致系統內源和探測實例捕獲不正確的數據。
解決方法
要變通解決此問題，請在運行 Agilex™ FPGA DDR4 IP 範例設計測試之前，將 JTAG TCK 設置為 16 MHz。正確設置頻率后，在編譯設計時可以安全地忽略以下警告：
警告：外部記憶體介面IP範例設計使用的是 jtag_example.sdc的預設 JTAG 定時約束。為了獲得正確的硬體行為，您必須檢查時序約束，並確保它們準確反映您的JTAG拓撲和時鐘速度。