在 Cyclone® V SoC 裝置中,有三個頻率來源適用于硬核處理器系統 (HPS) SDRAM 相鎖迴圈 (PLL),eosc1_clk、eosc2_clk和f2s_sdram_ref_clk命名,但無法指定 HPS 智慧財產 (IP) GUI 中的頻率來源。
HPS SDRAM PLL 的頻率來源選擇由 Preloader 軟體控制:
1. 從交接檔案產生spl_bsp,pll_config.h會在 BSP 目標目錄的「產生」資料夾中產生。
2. 在 pll_config.h 檔案中,將 下列值變更為預期頻率資源:
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)
值0是指將eosc1_clk用作 SDRAM PLL 參考頻率來源,1表示使用eosc2_clk,2 表示使用f2s_sdram_ref_clk。
3.編譯預載入器並 建立 預載入器影像。