文章 ID: 000090990 內容類型: 錯誤訊息 最近查看日期: 2023 年 02 月 28 日

使用 Intel® Agilex™ 7 FPGA P-Tile 時,為什麼在 Cadence Xcelium 模擬器中為 PCI Express 測試台編譯多通道 DMA Intel® FPGA IP時,會看到模擬錯誤?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 介面
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如表 34 所述。支援 PCI Express 設計範例使用指南多通道 DMA Intel® FPGA IP MCDMA IP P-Tile 的模擬器,如果使用 Cadence Xcelium 嘗試模擬此 IP 組態,則不支援 Cadence Xcelium 模擬器,以下錯誤會顯示:

    $>./xcelium_setup.sh
    ~~~~~
    xmelab:*W,DSEMEL:根據 IEEE 1800-2009 SystemVerilog 模擬語義,將模擬此 SystemVerilog 設計。使用 -disable_sem2009選項關閉 SV 2009 模擬語義。
    xmelab:*F,CUMSTS:一個或多個模組遺失的時間範圍指令。
    xmsim:20.03-s005:(c) 著作權 1995-2020 Cadence Design Systems, Inc.
    xmsim:*F,NOSNAP:程式庫中不存在「pcie_ed_tb.pcie_ed_tb」快照。

     

     

    解決方法

    此 IP 組態的 Cadence Xcelium 模擬器已計畫在未來發行 Intel® Quartus® Prime Pro Edition 軟體。

    若要解決現有 IP 版本的問題,請 確保 使用了支援的模擬器。

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