文章 ID: 000092970 內容類型: 連線能力 最近查看日期: 2022 年 12 月 21 日

如何將 Intel® FPGA DDR4 僅限 PHY 的 IP 與符合 DFI 標準的自訂 DDR4 控制器連接?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    符合 DFI 規範的自訂 DDR4 控制器 IP 與 Intel® FPGA DDR4 控制器 IP 沒有相同的 IO 針腳。請按照解決方案執行 DDR4 EMIF 介面與符合 DFI 規範的自訂 DDR4 控制器 IP 和 Intel® FPGA DDR4 PHY 專用 IP。

    解決方法

    RAS/CAS/WE 訊號使用每個 DDR4 通訊協定的 ACT 訊號,使用位址訊號 A[16:14] 進行多重處理。AFI 匯流排可原始存取這些針腳。

    客戶需要使用一些小巧的適應邏輯:在ACT_N低時,將 AFI 訊號對應于 A[16:14]至 A[16:14]的DFI_ADDRESS訊號,以及在ACT_N高時繪製 RAS/CAS/WE 的地圖。

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