文章 ID: 000094606 內容類型: 維護與效能 最近查看日期: 2024 年 08 月 06 日

為什麼 PFL-II IP 不符合 Agilex™ 7 FPGA配置的「nCONFIG high to nSTATUS high」計時規格?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • PLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime Pro Edition 軟體版本 20.1 中的問題,PFL-II IP 在 5ms 時超時。Agilex™ 7 的技術數據表中預計最長配置時間為 20 毫秒。

    解決方法

    要解決此問題,用戶可以通過添加 +2 來更改名為“CONF_WAIT_TIMER_WIDTH”的IP頂級參數。

    此問題已在 Quartus® Prime Pro Edition 軟體版本 23.2 中修復。

    相關產品

    本文章適用於 1 產品

    顯示全部

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。