文章 ID: 000094987 內容類型: 錯誤訊息 最近查看日期: 2023 年 05 月 18 日

錯誤 (175020):Fitter 無法將邏輯IO_LANE置於萬用群組件ed_synth_phylite_s20_0_example_design的一部分,而此一部分受限,因為該區域沒有有效的此類邏輯位置

環境

  • Intel® Quartus® Prime 設計軟體
  • 外部記憶體介面 Intel® Stratix® 20 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Standard Edition Software 版本 20.4 中出現問題,在 PHY Lite Interface® Intel Agilex 7 FPGA IP 中將 REFCLK 在相同銀行中共用 IO48 晶片時,可能會遇到更合適的問題。

    解決方法

    這些錯誤是由於硬體限制所造成的。配接器沒有檢查 REFCLK 的位置限制,因為它假設 REFCLK 需要在同一塊磚中。

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