由於 Intel® Quartus® Prime Standard Edition Software 版本 20.4 中出現問題,在 PHY Lite Interface® Intel Agilex 7 FPGA IP 中將 REFCLK 在相同銀行中共用 IO48 晶片時,可能會遇到更合適的問題。
這些錯誤是由於硬體限制所造成的。配接器沒有檢查 REFCLK 的位置限制,因為它假設 REFCLK 需要在同一塊磚中。
由於 Intel® Quartus® Prime Standard Edition Software 版本 20.4 中出現問題,在 PHY Lite Interface® Intel Agilex 7 FPGA IP 中將 REFCLK 在相同銀行中共用 IO48 晶片時,可能會遇到更合適的問題。
這些錯誤是由於硬體限制所造成的。配接器沒有檢查 REFCLK 的位置限制,因為它假設 REFCLK 需要在同一塊磚中。
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