Stratix III 與 Stratix IV FPGA系列都有專屬的高效能數位訊號處理 （DSP） 模組，專為 DSP 應用程式優化。此範本顯示如何在 Stratix III 和 Stratix IV 裝置中推斷具有 Verilog HDL 代碼不同功能的 DSP 模組的範例。
下列 DSP 作業（範例中使用的資源）都適合一個 DSP 區塊 18 位元素：
- 四個倍增增器
- 四個乘數加速器
- 四個乘數附加器，含移位註冊輸入
- 複雜的乘法
- 八個乘數載入輸出載入器鏈
此外，當這些 DSP 作業中的任何一個都會發生註冊包裝時，收銀機不需要額外的邏輯單元。
下載此範例中使用的檔案：
此設計之使用受 Intel® 設計範例授權協定的條款與細則約束，並受其約束。
zip 下載中的檔案包括：
- four_mult_add - 資料夾包含四個乘數載入器範例的 Quartus® II 開發軟體專案和原始碼檔案
- four_mult_accum - 資料夾包含四個乘數加速器範例的 Quartus II 專案和來源檔案
- four_mult_add_shift_register_input - 資料夾包含四個乘數載入器的 Quartus II 專案和來源檔案，以及移位註冊輸入範例
- complex_mult - 資料夾包含複雜乘法範例的 Quartus II 專案與原始碼檔案
- sum_of_eight_adder_chain - 資料夾包含 Quartus II 專案和八個乘數載入程式的來源檔案，以及輸出載入鏈範例