此範例說明在 VHDL 中註冊的 I/O 埠具有 8 位未指派的乘加器設計。合成工具會偵測 HDL 代碼中的乘加程式設計,並推斷 altmult_add 兆功能。
VHDL:未指派的乘加器
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此範例說明在 VHDL 中註冊的 I/O 埠具有 8 位未指派的乘加器設計。合成工具會偵測 HDL 代碼中的乘加程式設計,並推斷 altmult_add 兆功能。
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