透過 Synopsys® Design Constraint （SDC） 指令 create_generated_clock，您可以建立任意的數位和產生的頻率深度。在下列情境中，這很有用。請參閱 數位 1 與 2。
圖 1。顯示一個簡單的電路，在輸出收款器 div2reg 時需要產生頻率。
下面的 SDC 命令限制上述電路中的頻率。
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the divide by 2 register clock create_generated_clock -add -source clock \ -name div2clock \ -divide_by 2 \ -master_clock clock_name \ [get_pins div2reg|regout]
下載範例電路create_generated_clock_ex1.qar。
此設計之使用受 Intel® 設計範例授權協定的條款與細則約束，且受約束。
圖 2。顯示一個簡單的電路，在輸出收款器 div2reg 時需要產生頻率。
下面的 SDC 命令限制上述電路中的頻率。
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the output clock clock create_generated_clock -add -source PLL_inst|inclk[0] \ -name PLL_inst|clk[1] \ -multiply_by 2 \ -master_clock clock_name \ [get_pins PLL_inst|clk[1]]
下載範例電路create_generated_clock_pll.qar。
此設計之使用受 Intel 設計範例授權協定的條款與細則管轄，並受其約束。